Un pote vient de m’envoyer ca, en espérant que ce soit pas passé… Je me sent pas de faire une news sur le sujet mais si ça intéresse du monde
source : http://www.x86-secret.com/
Après avoir posté une news furtive, enlevée immédiatement pour cause de raisonnement mathématique douteux, force est de constater que pour le moment, et à la (faible) lueur du débat que nous avons pu avoir avec nos confrères, un important mystère entour le futur processeur Prescott d’Intel. Mystère envers lequel nous n’avons pour le moment aucune explication. Constations :
Le core Willamette contenait 42 millions de transistors et était équipait de 256 Ko de cache. Lui a succédé le core Northwood que nous utilisons actuellement. Celui-ci contient 55 millions de transistors et est équipé de 512 Ko de cache L2. Nos connaissance en électroniques nous permettent de savoir qu’un bit de mémoire type SRAM utilisée pour la cache nécessite 6 transistors. Pour 512 Ko de cache L2, cela nous fait donc un total de 6 (transistors / bits) * 9 ( bits / octets w/ ECC) * 512000 = 27.6 millions de transistors pour 512 Ko, 13.8 millions pour 256 Ko, et très logiquement, 55.2 millions pour 1 Mo. Connaissant la taille du cache L2, nous pouvons maintenant déduire la taille du core, en nombres de transistors. Sur un Willamette, nous avons 42 - 13.8 = 28.2 millions de transistors, sur un Northwood, la formule nous donne 55 - 27.6 = 27.4 millions de transistors. Des chiffres à peu prés égaux très logique puisque le core du P4 n’a que très peu évolué entre le Willamette et le Northwood (l’HyperThreading par exemple était présent dés le début, mais seulement activé ensuite).
Même le récent Pentium 4 EE se conforme à cette règle. D’une taille globale titanesque de 169 millions de transistors, on en compte 6 * 9 * 2500000 = 135 millions pour ses 2.5 Mo de cache. Bref, 169 - 135 = 34 millions de transistors pour le core d’exécution, les quelques transistors en plus s’expliquant par le bus de connections avec le L3. Tout ceci reste très logique. (tout comme le Celeron P4 qui contient 36.5 M de transistors, dont 69128k = 7M pour le cache et 36.5-7 = 29.5 pour le core d’exécution).
Parlons maintenant du prescott. Doté d’un core d’exécution qu’Intel nous indique comme quasiment identique à celui du Pentium 4 classique, il sera équipé de 1 Mo de cache L2. Ce cache “consommera” donc 54 millions de transistors. Additionné à ceux nécessaire pour le core d’exécution (soyons beau joueur, comptons 40 millions pour le SSE3, un possible Yamhill x86-64, l’interface L3 et le cache L1 de 8 ko supplémentaires), ceci nous donne 54+40 = 94 millions de transistors, tout au plus ! En effet, même AMD reconnaît que la technologie x86-64, si elle est présente, ne “consomme” pas plus de 2-3 millions de transistors.
Probléme : Intel indique sur cette page que “The first Intel® processors built with this technology are a 125-million transistor desktop processor, code-named Prescott, and a 144-million transistor mobile processor, code-named Dothan.” !!! 125 millions de transistors pour le Prescott ! En retirant les 54M de transistors du cache, on obtient 70M de transistors restant, de quoi mettre deux cores d’exécutions de P4 Northwood ! Le mystère est donc de savoir à quoi peuvent bien servir ces transistors supplémentaires qui sont probablement responsable de la consommation élevée et de l’important dégagement thermique.
Devant théoriquement mesurer 83 mm² pour 95M de transistors au maximum si on avait suivi l’évolution Willamette -> Northwood, le Prescott est toutefois un titan de 112 mm² et 125M de transistors. Les évolutions annoncées (cache L1 de 8 a 16 Ko, SSE3, …etc.) ne peuvent justifier une augmentation de plus de 2-3M de transistors au maximum, or nous nous retrouvons ici avec des dizaines de millions de transistors “mystérieux” dont personne ne semble savoir à quoi ils servent exactement.
A l’heure actuelle, nous n’avons aucune certitude sur l’utilité de ces transistors. Techniquement, il y aurait assez de transistors dans le Prescott pour deux cores d’exécution du Pentium 4 complet et un cache de 1 Mo. Ceci dit, vu les photos du die du Prescott, si l’explication est bien la, les deux cores sont complètement imbriqués les uns dans les autres. Hans de Vries, brillant analyste de Chip Architect, semble toutefois avoir détectés deux caches L1 et deux unités d’exécution dans ces photos. De même, comment expliquer à quoi servent les 277 pins supplémentaires du packaging LGA par rapport au µPGA478 ? Quoiqu’il en soit, le prescott ne semble pas être la “simple” évolution technologique qu’Intel voudrait bien nous faire croire, mais malgré tout, si le prescott inclura probablement dés sa sortie une arme de destruction massive anti-AMD caché au fin fond de ces transistors, il faudra attendre le bon vouloir d’Intel pour qu’elle soit activée…